Le JEDEC vient d'annoncer la publication d'une mise à jour de son standard concernant la HBM. Le document JESD235A, daté en fait de novembre 2015 remplace donc ...
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Peut on toujours mettre 2 piles de hbm par bus 1024 bits ?
Amd ne l'a pas fait sur fiji juste par manque de place sur l'interposé.

Peut-être que le mode avec "sous-canaux" est équivalent à ce que tu décris.
Du coup, on met une puce de HBM avec huit couches au lieu d'essayer d'en mettre deux à quatre couches.
(et peut-être que ce que je viens de dire est complètement stupide)

Wow ok on s'attendait pas à ce que la Gen2 atteigne 8go par puce !

Donc là on peut déjà facile refaire comme une Fury hyper boostée sans même prendre la version la plus avancée de HBM2 : 4 puces mais avec 4 dies sur chaque et atteindre 16 Go ! Ca reste à 128Go/s par puce aussi du coup ?
j'ai tout bon ?

Edit:  Didonc tout ça augure donc un fameux GPU Fury mais en dieshrink sur le 14nm avec... allez hop disons facile 4Go de HBM2 minimum ou 8Go... pour produire une version ciblant les pc portables via une optimisation de la tension pour minimiser la conso. La fury Nano montre déjà le potentiel du sous-voltage, alors un demi-Nano en 14nm avec la même politique de sous-voltage j'imagine que ça peut s'approcher de ce que AMD montrait l'autre jour.

Non la hbm 2 c'est 256 go/s par pile de hbm qui ont de 2 à 8 puces de ram.
A celui qui l'utilise de choisir.
Mais fiji pour utiliser la hbm 2 il faut refaire la puce donc autant passer directement en 14 nm.
Le format des pc portables le mxm n'est pas compatible avec la hbm.
Fiji passé sous polaris en 14 nm aura un bus 256 bits gddr5 ou gddr5x/6 si elle est prête à temps.

La HBM a quand même un argument de taille ( petit jeu de mots ) qui par rapport à la GDDR5 niveau espace requis pour le format MXM

Oui mais encore faut il que le mxm la prenne en charge.
Si bus 256 bits maximum en puce mobile c'est à cause des normes du format.
On est à la version 3 on attend la 4 qui prendra je l'espère en charge la hbm.

Je crois que le MXM se fiche un peu de ce qu'il y a dessus?, c'est une sorte de port PCIe avec une taille à ne pas dépasser.
 
On met deux piles de HBM au lieu de quatre et c'est réglé (si tant est qu'il y eût besoin de régler quelque chose)
Pour un PC ultraplat j'imagine même facilement un GPU avec une seule pile de HBM et le TDP le plus bas possible. Le GPU peut être directement sur la carte-mère si besoin, le MXM n'est pas une obligation.

L'intégration Fiji utilise un Interposeur, est-ce que ça c'est pas justement un moyen simple d'intégrer le tout sur carte MXM ?
 
Les 256Go/s par pile, c'est pas lié au nombre de couches l'augmentation des canaux/tsv ? Ah ben encore mieux c'est excellent !

Si j'ai bien compris qu'on me corrigé si je me trompe ça marche comme le mode dual Chanel de la ddr.
Il faut 2 puces par pile minimum alors qu'en hbm une seul suffisait

Pour cela il faut que les puces puissent fonctionner en 512 bits, rien ne permet d'affirmer que c'est le cas des puces HBM/HBM2 même si la norme le permet. De toute façon en HBM2 c'est inutile vu les capacités atteintes.
 

Qu'il y ai 2, 4 ou 8 die la bande passante est à 256 Go /s avec une puce 1 GHz / 2 Gbps par pin.
En HBM il n'y avait que des puces 500 MHz / 1 Gbps par pin. Il existe une vitesse intermédiaire à 800 MHz / 1.6 Gbps par pin dans la norme.

La fréquence double de la hbm 1 à la 2 ?
J'ai vu des slides qui montre que la consommation baisse de 8 %.
Comment c'est possible si la fréquence augmente ?

http://www.hwsw.hu/kepek/hirek/2016/01/hynix.png
Cette image résume bien tout.
Pourquoi ne pas avoir doublé le prefetch plutôt que la fréquence ?  
Ça n'aurait pas moins consommé ?

 
Parce que techniquement la consommation augmente aussi. Tu as la source pour la baisse de consommation stp, ça m'intéresse.

http://cdn.videocardz.com/1/2016/01/HBM2-vs-HBM1.png
Baisse de consommation.

Rien n'est précisé, ça peut être à capacité et bp équivalente. Dans le slide de NV il y avait bien une hausse de conso en HBM2.

La hbm à une tension de 1.2v.
La hbm 2 à 3 mode de fréquence.
On connaît la tension pour chaque mode ?

1.2V également.

C'est dommage sur la gddr5 une fréquence plus basse permet une tension et donc une consommation en baisse.

Tu devrais postuler au JEDEC

A même bande-passante, la HBM2 consomme moins que la 1, qui consomme moins que la GDDR5, etc....
 
L'astuce, c'est que l'on se contente pas de la même bande-passante, on se base sur un ordre de consommation typique antre hdg,mdg,mobile etc....

Qu'est ce qui consomme le plus doubler le prefetch ou la fréquence ?

Augmenter le prefetch c'est bien mais se pose après le problème de l'efficacité.

Ça complexifie la puce de ram aussi ?

Oui car il faut multiplier les voies de communication au sein de la puce. Il n'y a pas de solution miracle et si finalement ils ont opté pour celle-ci c'est certainement parce que c'était la plus adaptée à ce jour

Sauf pour la tension qui reste identique pour une fréquence qui passe du simple au double.

Le prefetch est ce qui a toujours fait augmentent la bande-passante à même consommation.
 
Le prefetch c'est multiplexer deux modules mémoires fonctionnant à n mhz (au niveau interne) sur un bus mémoire externe à 2*n mhz.  
Doublant la granularité d'accès, ie deux modules 32bits donnent un accès minimal (vu du CPU) de 64bits. Tant que l'accès minimal est inférieur à la taille d'une ligne de cache, ça pose pas de problème de rendement (ie données désirées par le code/données lues sur le bus).
 
ie, tu prends une carte mère à l'heure actuelle avec deux slots mémoire par canal. La philosophie du prefetch DDRn, c'est qu'au lieu d'avoir une seule barrette utilisée à la fois, tu travailles sur les deux et tu as un circuit qui mitraille les deux données en une rafale sur le bus à fréquence double.
 
Tout ça parceque, industriellement, à l'intérieur d'une DRAM, c'est plus facile de faire croitre la largeur d'accès (c'est de la topologie transistor) que la fréquence (lié par le process de fab), et à l'inverse un bus est généralement plus facile à faire croitre en fréquence (lié au process de fab des composants reliés) qu'en largeur (complexité du PCB, et donc problème de qualité de signal).
C'est pour ça que les bus parallèles sont morts et que tout a convergé en bus série haute-vitesse.
 
Après y'a d'autres choses à dire, et forcément c'est des luttes de faisabilité/rendement.